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语音芯片制造新发展
发布日期:2011-3-11  浏览次数:1633 

  90年代以来,人们一直十分关注集成电路发展的两大问题,一是集成电路能否继续沿着摩尔(Moore)定律(每3年芯片集成度增加4倍,特征尺寸减小30%)高速发展;二是芯片加工尺寸和硅微电子器件尺寸的极限在哪里。
  美国半导体工业协会(SIA)于1994年首次组织专家进行研究,制订了半导体技术发展指南,后来又几经修订,最近修订的1999年国际半导体技术发展指南(ITRS)如图1所示。按照ITRS,从1999到2011年,集成电路仍将按摩尔定律持续高速发展,预测到2011年芯片的特征尺寸为50纳米(nm)。对于2012年以后半导体技术发展速度及芯片特征尺寸的极限问题,目前仍在继续探索。
  事实上,当芯片特征尺寸接近100nm时,芯片制造的复杂性和难度很大,制造方法至今仍有相当大的不确定性,要实现ITRS的要求还有大量的研发工作要做。
  因此,国际半导体设备及材料协会(SEMI)在今年7月举办的SEMICON West 2000展览会期间,召开了一系列技术研讨会,讨论了130nm乃至更小尺寸的芯片制造技术的新进展。特别值得重视的有三项技术:下一代光刻技术、铜互连技术和低K(介电常数)介电材料技术。
  一、 下一代光刻技术
  光刻是芯片制造的关键技术。集成电路的更新换代有赖于光刻技术的发展,对每一代集成电路技术都要研发一代特定的光刻技术。探究下一代光刻技术是什么,是当前工作的重点之一。长期以来采用的光刻方法随着特征尺寸减小到100nm以下将逐步退出历史舞台。
  目前光学光刻方法已从接触-接近式、反射投影式、步进投影式发展到步进扫描投影式,光源波长已从436nm和365nm(汞弧灯)缩短到248nm(KrF准分子激光源)。通过对光源、透镜系统、精密对准、光刻胶以及相移掩模(PSM)技术等方面长期深入的研究工作,光学光刻方法取得了令人难以置信的进展,可以突破通常的物理限制在芯片上印制出特征尺寸比光源波长更小的图形。去年投入生产的180nm技术采用了波长248nm的步进扫描投影光刻技术。对特征尺寸130nm的光刻技术将仍然用光学方法,目前正在开发两种技术,一种是采用波长248nm加PSM技术,别一种是采用波长193nm(ArF准分子激光源)的光刻技术。
  然而,一般认为,利用光学光刻方法印制微细图形已接近极限。在50nm及其以下,光学光刻方法将被其他新技术所取代。目前正在开发的技术有电子投影光刻技术(EPL)、离子投影光刻技术(IPL)、X-射线光刻技术、电子束直写光刻技术(EBDW)以及超紫外(EUV)光刻技术等。至于对特征尺寸在100nm~70nm范围内则尚无定论,一般认为光学光刻方法仍将与上述新技术相竞争。
  在今年的SEMI研讨会上,AMD公司的专家论述了光刻技术的机遇和挑战。表1列举了下一代光刻技术的选择方案
  二、 铜互连技术
  长期以来,芯片互连金属化层采用铝。运用按比例缩小的设计方法,随着特征尺寸越来越小,集成电路的速度越来越快,用180nm技术制作的微处理器的时钟频率已经超过1GHz。在这种情况下,芯片上微细的铝互连线的电阻已经成为影响集成电路速度的主要因素。
  几年前,IBM公司推出了铜互连技术。用铜代替铝作为互连金属被公认为是降低互连线电阻,改进集成电路性能的重要方法。首先,这是因为铜互连线的电阻比起铝互连线来,在相同的截面积下可以减小40%,使用铜互连可以减小芯片上互连线的电阻,或者在保持电阻不变的情况下减小互连金属的厚度来减小同一层内互连线间的耦合电容,从而降低耦合噪声和互连线的信号延迟。其次,近几年用于铜互连的双大马士革工艺结构已开发成功,它可以在芯片制造中减小几步昂贵的工艺步骤,降低制造成本。再者,在电迁徙方面,铜显著优于铝。因此,当特征尺寸为180nm或更小时,铜将代替铝用于芯片制造工艺。
  在今年的SEMI研讨会上,IBM公司和Infineon(原西门子公司半导体部)发表了CMOS 7S和7SF工艺,受到广泛关注。它采用全集成的ULSICMOS/铜互连技术,铜互连层可以多到6层,这两种工艺的栅长(图形上的)分别为0.20μm和0.18μm,有效沟道长度小于0.15μm和0.11μm(对NFET),金属接触中心距为0.63~0.81μm(对CMOS 7S)和0.44~0.46μm(对CMOS 7SF),6晶体管的SRAM单元大小仅为6.8μm和4.8μm。
  在肯定铜互连技术优越性的同时,有些专家也强调了该技术在材料集成和可靠性方面所面临的挑战。因为铜易于扩散入硅和大多数电介质中,因此它必须用金属(如Ta,TaN)和介质(如SiN,SiC)的扩散阻挡层“包封”起来,以免引起金属线之间的漏电和芯片上晶体管性能的退化。同时,芯片工作时,邻近金属线之间施加的电场也大大提高了铜的扩散速率,因而保证“阻挡层”的绝对完整性对器件的长期可靠性致关重要。在采用铜互连技术时,如何在芯片制造中避免铜的沾污也成为制造工艺中的重要课题。
  总的来说,将铜互连技术纳入180nm或更小特征尺寸的制造工艺是必然趋势,但作为大规模生产中的一项基本制造工艺而论,它还处在发展初期,目前各大公司和美国Sematech都正在开展进一步深入的研究开发工作。
  三、 低K介电材料技术
  1999ITRS对芯片的互连金属材料和环绕金属层周边的介电材料提出了苛刻的要求。当特征尺寸达到70nm或更小时,它要求金属线的有效电阻率小于或等于1.8μΩ-cm,环绕的介电材料的介电常数D的有效值等于或小于1.5。
  对电路性能的模拟结果说明了低K介电材料的重要优点,例如在特征尺寸为50nm时,采用铜-低K介电材料的微处理器的时钟频率比A1-Sio2几乎高一倍,超过3.1GHz。
  在SEMI研讨会上,美国Sematch的研究人员作了“对70nm(及更小尺寸)技术下铜-低K介质面临的挑战”的报告。麻省理工学院(MIT)的研究人员比较了4种CVD膜,它们是:SiO2(K=4)、Si:0:F(FSG)(K=3.2~3.7)、Si:O:C:H(OSG)(K=2.7~3.0)和C:F(K=2.0~2.7), 其中C:F膜具有最低的介电常数,而且没有多孔性,并重点报导了用脉冲等离子CVD(PPCVD)和热丝CVD(HFCVD)制备C:F膜的工艺方法和膜结构的分析和膜的物理特性(如热稳定性、附着力、形态、光学性质和多孔性等)。
  总的来说,对于铜-低K介质技术正在开展研究。目前要实现膜结构和物理特性满足要求且有效介电常数≤1.5还有许多未知因素。在铜-低K介质材料的集成技术和可靠性方面也还有大量的研究工作要做。

 
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